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CSI_ISP_AXI_Memory链路分析 CSI_ISP_AXI_Memory链路分析
ISP → AXI → DDR → encoder出现偶发丢帧，如何分析？出错的环节判断upstream source：ISP输出节拍异常，行场同步异常；carry link: AXI burst 组织不好，反压异常，仲裁抖动等；store
2026-05-04 数字IC
电路设计
mem2reg的Tco延时 mem2reg的Tco延时
mem2reg的Tco延时SRAM的Taa， Tco与DFF的Tcq有什么区别？Taa（Access Time）是异步SRAM的地址到数据的延迟(PSRAM)，Tco(Clock to Output)是同步SRAM的时钟到数据的延迟。本质上
2026-05-04 数字IC
电路设计
memory与DFF的时钟门控 memory与DFF的时钟门控
门控对DFF降低功耗的原理门控（clock gating）降低 DFF 功耗的本质，是减少无效翻转，从而降低动态功耗。P = α · C · V² · f其中，α：翻转率（关键！）；C：负载电容；f：时钟频率 clock gating的原理
2026-05-04 数字IC
电路设计
slice_pipeline_打拍 slice_pipeline_打拍
AXI register slice从Master –> Slaveforward path: data/validbackward path: ready light 模式当下游ready时，允许把上游数据打一拍出去；当下游数据不r
2026-05-04 数字IC
电路设计
verilog设计--if...else与case区别比较 verilog设计--if...else与case区别比较
Verilog中if … else嵌套与case分支的区别比较在VerilogHDL电路设计中，if语句指定另一个具有优先级的编码逻辑，而case语句生成的逻辑语句是并行的，不具有优先级。 通常情况下，if … else结构速度比较慢，但是
2022-07-14 数字IC
verilogHDL
vivado中快速找到综合后schematic中object vivado中快速找到综合后schematic中object
在vivado中对设计的RTL代码进行综合后，查看schematic可以更清楚各个模块之间的连线关系。如下图所示： 打开RTL ANALYSIS 即可查看到模块级联的关系图。
2022-03-23 数字IC
编辑器
FPGA设计两段与三段状态机分析 FPGA设计两段与三段状态机分析
状态机的基本概念1) 摩尔型 和 米莉型状态机都是有限状态机( FSM );2) 摩尔型状态机：时序电路的输出只取决于当前状态；3) 米莉型状态机：时序电路的输出不但取决于状态还取决于输入；4) 对于FPGA设计实现的有限状态机，建议使用独
2022-02-26 数字IC
FPGA