HELLO WORLD

今天是五一假期后的单休，也是换公司后的第一个周末。跟研究生时的好朋友葱博约了午饭，和教研室的师弟师妹约了羽毛球，晚上去学校的食堂点了以前读书时我们四个人常点的紫荆小炒干锅（服务明星一下子就认出了我和葱博，还送了我们一份青菜蛋汤）。三年过去，

2026-05-10 日志

朝花夕拾

ISP → AXI → DDR → encoder出现偶发丢帧，如何分析？出错的环节判断upstream source：ISP输出节拍异常，行场同步异常；carry link: AXI burst 组织不好，反压异常，仲裁抖动等；store

2026-05-04 数字IC

电路设计

mem2reg的Tco延时SRAM的Taa， Tco与DFF的Tcq有什么区别？Taa（Access Time）是异步SRAM的地址到数据的延迟(PSRAM)，Tco(Clock to Output)是同步SRAM的时钟到数据的延迟。本质上

2026-05-04 数字IC

电路设计

AXI register slice从Master –> Slaveforward path: data/validbackward path: ready light 模式当下游ready时，允许把上游数据打一拍出去；当下游数据不r

2026-05-04 数字IC

电路设计

门控对DFF降低功耗的原理门控（clock gating）降低 DFF 功耗的本质，是减少无效翻转，从而降低动态功耗。P = α · C · V² · f其中，α：翻转率（关键！）；C：负载电容；f：时钟频率 clock gating的原理

2026-05-04 数字IC

电路设计

使用ADC083000，量化位数是8bits，最高采样率3.4GSPS（即3.4GHz），ADC083000配置为 DDR mode，随路时钟为 1/4 采样时钟。采用带通采样，带通采样定理 $$f_{S}=\frac{4 f_{0}

2022-08-05 FPGA

FPGA

Verilog中if … else嵌套与case分支的区别比较在VerilogHDL电路设计中，if语句指定另一个具有优先级的编码逻辑，而case语句生成的逻辑语句是并行的，不具有优先级。通常情况下，if … else结构速度比较慢，但是

2022-07-14 数字IC

verilogHDL

在vivado中对设计的RTL代码进行综合后，查看schematic可以更清楚各个模块之间的连线关系。如下图所示：打开RTL ANALYSIS 即可查看到模块级联的关系图。

2022-03-23 数字IC

编辑器

状态机的基本概念1) 摩尔型和米莉型状态机都是有限状态机( FSM );2) 摩尔型状态机：时序电路的输出只取决于当前状态；3) 米莉型状态机：时序电路的输出不但取决于状态还取决于输入；4) 对于FPGA设计实现的有限状态机，建议使用独

2022-02-26 数字IC

FPGA

基础软件使用版本控制客户端软件：TortoiseSVN 发现git 无法更新内容到github，寻找原因中。例如FPGA工程产生的空文件夹，SVN 无法commit, 可以使用批处理工具为空文件夹下添加 .keep文件。批处理文件链接如下

2022-01-06 技术支持

TortoiseSVN

参考博客链接：https://zhuanlan.zhihu.com/p/87749797 再次对博主的分享表示感谢！提供两个下载链接：[1] https://endnote.com/style_download/chinese-stand

2021-11-17 技术支持

EndNote

在Ubuntu下默认没有安装 g++ 编译器， sudo apt-get install build-essential，然后g++ -version检查版本信息。参考链接： https://blog.csdn.net/weixin_40

2021-11-12 技术支持

Linux