AXI register slice
从Master –> Slave
forward path: data/valid
backward path: ready
light 模式
当下游ready时，允许把上游数据打一拍出去；当下游数据不ready时，保持当前拍数据不丢。
核心状态
- outvalid 和 out_payload
full模式 two-deep FIFO
如果想把READY 路径也寄存起来，同时不降低吞吐率，典型做法是：
一个输出寄存器 out_*
一个旁路/暂存寄存器skid_*
we can think it’s a 2-entry FIFO, no bubble, which 100% duty cycle usefull.
设置两级槽位：main和skid
- main：当前对下游输出的数据
- skid：当下游突然反压时，用来刹车缓存上游刚送来的那一拍数据
为甚需要skid?
